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DC综合学习
DC综合学习——1——基本概述
1 基本概念
1.1 芯片设计流程
1.2 综合概述
1.3 综合常用术语
1.4 可综合的Verilog
2 静态时序分析
2.1 基本概述
2.2 静态时序分析流程
2.3 STA术语
2.4 STA关键概念
2.5 STA时序模型
2.6 时序库
2.7 时序约束
2.8 时序分析模型
2.9 时延计算
3 DC综合
3.1 DC数据准备-库设置
3.2 设计输入
3.2 DC数据结构-概述
3.3 DC基本流程
3.4 DC结果分析
4 DC常用命令
4.1 get_
4.2 all_
4.3 check_
4.4 compile_
4.5 report_
4.6 input_
1 基本概念
1.1 芯片设计流程
1.2 综合概述
1.3 综合常用术语
1.4 可综合的Verilog
2 静态时序分析
2.1 基本概述
2.2 静态时序分析流程
2.3 STA术语
2.4 STA关键概念
2.5 STA时序模型
2.6 时序库
2.7 时序约束
2.8 时序分析模型
2.9 时延计算
3 DC综合
3.1 DC数据准备-库设置
3.2 设计输入
3.2 DC数据结构-概述
3.3 DC基本流程
3.4 DC结果分析
4 DC常用命令
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原文地址:https://blog.csdn.net/weixin_44128857/article/details/126191653
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