【从零开始学习 SystemVerilog】11.1、SystemVerilog 断言—— Assertions Introduction（断言概述）

系统的行为可以写为断言，该断言在任何时候都应该为真。因此，断言用于验证定义为属性的系统的行为，也可用于功能覆盖。

设计的属性是什么？

如果由断言检查的设计属性（property ）的行为不符合预期，则断言将失败。例如，假设设计请求授权，并期望在接下来的四个周期内收到ack。但如果设计在第五个周期获得ack，则违反了ack应在4个时钟内返回的属性，断言失败。

如果断言检查的设计属性（prope