【从零开始学习 SystemVerilog】3.4、SystemVerilog 控制流—— case（ ‘unique‘ 和 ‘priority‘）

SystemVerilog case语句检查表达式是否与多个表达式和分支中的一个匹配。行为与Verilog中相同。

unique,unique0 case

所有case语句都可以由unique或unique0关键字限定，以执行违规检查，就像我们在上一篇if-else-if构造中看到的那样。

unique和unique0确保没有重叠的案例项，因此可以并行评估。如果存在重叠的案例项，则报告违规。

• 如果未找到与给定表达式匹配的案例项，则仅报告unqiue的违规
• 如果发现多个案例项与给定表达式匹配，则报告违规，并执行第一个匹配表达式。

如果没有与表达式匹配的项，unique0不会报告冲突。

unique：没有与给定表达式匹配的项