【从零开始学习 SystemVerilog】2.2、SystemVerilog 数据类型—— logic 和 bit（新的数据类型）

在前一篇文章中，概述了主要的数据类型。在本文中，我们将研究4状态和2状态变量以及两种新的数据类型，称为logic和bit。

4状态数据类型

除了零（0）和一（1）之外，可以具有未知（X）和高阻抗（Z）值的类型称为4态类型。请注意，reg只能在过程块（procedural blocks）中驱动，如always和initial，而wire类型只能在assign语句中驱动。SystemVerilog引入了一种新的4状态数据类型，称为logic，可以在过程块和连续赋值语句中驱动。但是，具有多个驱动程序的信号需要声明为网络类型，如wire，以便SystemVerilog能够解析最终值。

logic示例：

module tb;
	logic [3:
1