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verilog之wire vs reg区别
文章目录
- 一、wire vs reg
  
  二、实例
一、wire vs reg

wire线网:
- 仅支持组合逻辑建模
- 必须由assign语句赋值
- 不能在always块中驱动
- 用于连接子模块的输出
- 用于定义模块的输入端口
reg寄存器：
- 可支持组合逻辑或时序逻辑建模
- 必须在always块中赋值
二、实例
```
wire [7:0] cnt;
assign cnt = 8'b1111_1111;

//
reg [1
2
3
4
```
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原文地址：https://blog.csdn.net/zuoph/article/details/134450571